EPM7128AETC100-10N MAX7000A EPM7128 CPLD อุปกรณ์ลอจิกที่ตั้งโปรแกรมได้ที่ซับซ้อน

EPM7128AETC100-10N MAX7000A วงจรรวม (IC) EPM7128 CPLDs (อุปกรณ์ลอจิกที่ตั้งโปรแกรมได้ที่ซับซ้อน)

EPM7128AETC100-10N MAX7000A วงจรรวม (IC) EPM7128 CPLDs (อุปกรณ์ลอจิกที่ตั้งโปรแกรมได้ที่ซับซ้อน)

IC CPLD 128MC 10NS 100TQFP

ข้อมูลจำเพาะ:

สถาปัตยกรรม MAX 7000A ประกอบด้วยองค์ประกอบต่อไปนี้:

บล็อกอาร์เรย์ลอจิก (LAB)

Macrocells

ข้อกำหนดผลิตภัณฑ์ Expander (แชร์ได้และคู่ขนาน)

อาร์เรย์การเชื่อมต่อแบบตั้งโปรแกรมได้

บล็อกควบคุม I/O สถาปัตยกรรม MAX 7000A ประกอบด้วยอินพุตเฉพาะสี่ช่องที่สามารถใช้เป็นอินพุตเอนกประสงค์หรือเป็นสัญญาณควบคุมทั่วโลกความเร็วสูง (สัญญาณนาฬิกา เคลียร์ และสองสัญญาณที่เปิดใช้งานเอาต์พุต) สำหรับมาโครเซลล์และพิน I/O แต่ละตัว .

คำอธิบายทั่วไป:

อุปกรณ์ MAX 7000A (รวมถึง MAX 7000AE) เป็นอุปกรณ์ที่มีความหนาแน่นสูงและประสิทธิภาพสูงซึ่งอิงตามสถาปัตยกรรม MAX รุ่นที่สองของ Alteraประดิษฐ์ด้วยเทคโนโลยี CMOS ขั้นสูง อุปกรณ์ EEPROMbased MAX 7000A ทำงานด้วยแรงดันไฟฟ้า 3.3-V และให้เกตที่ใช้งานได้ 600 ถึง 10,000, ISP, ความล่าช้าแบบพินต่อพินอย่างรวดเร็วถึง 4.5 ns และความเร็วเคาน์เตอร์สูงถึง 227.3 MHzอุปกรณ์ MAX 7000A ในความเร็วระดับ -4, -5, -6, -7 และ -10 บางรุ่นเข้ากันได้กับข้อกำหนดด้านเวลาสำหรับการทำงาน 33 MHz ของ PCI Local Bus Specification PCI Special Interest Group (PCI SIG)

คุณสมบัติ:

อุปกรณ์ลอจิกแบบตั้งโปรแกรมได้ (PLD) แบบ 3.3-V EEPROM ประสิทธิภาพสูงที่สร้างขึ้นบนสถาปัตยกรรม Multiple Array MatriX (MAX®) รุ่นที่สอง (ดูตารางที่ 1)

ความสามารถในการตั้งโปรแกรมในระบบ (ISP) 3.3-V ผ่าน IEEE Std.1149.1 อินเทอร์เฟซ Joint Test Action Group (JTAG) ที่มีความสามารถในการล็อกด้วยพินขั้นสูง – วงจรความสามารถในการตั้งโปรแกรมของอุปกรณ์ในระบบ (ISP) สูงสุด 7000AE ที่สอดคล้องกับ IEEE Std.1532 – วงจร ISP ของอุปกรณ์ EPM7128A และ EPM7256A ที่เข้ากันได้กับ IEEE Std.1532

วงจรทดสอบการสแกนขอบเขต (BST) ในตัวที่สอดคล้องกับ IEEE Std.1149.1

รองรับ JEDEC Jam Standard Test และ Programming Language (STAPL) JESD-71

ปรับปรุงคุณสมบัติของ ISP – ปรับปรุงอัลกอริธึม ISP สำหรับการเขียนโปรแกรมที่เร็วขึ้น (ยกเว้นอุปกรณ์ EPM7128A และ EPM7256A) – บิต ISP_Done เพื่อให้แน่ใจว่าการเขียนโปรแกรมสมบูรณ์ (ยกเว้นอุปกรณ์ EPM7128A และ EPM7256A) – ตัวต้านทานแบบดึงขึ้นบนพิน I/O ระหว่างการเขียนโปรแกรมในระบบ

เข้ากันได้กับอุปกรณ์ 5.0-V MAX 7000S ยอดนิยม

PLDs ความหนาแน่นสูงตั้งแต่ 600 ถึง 10,000 ประตูที่ใช้งานได้

ช่วงอุณหภูมิขยาย

ฟิวเจอร์สเพิ่มเติม:

ลอจิกแบบพินต่อพิน 4.5-ns ล่าช้าด้วยความถี่ตัวนับสูงถึง 227.3 MHz

อินเทอร์เฟซ MultiVoltTM I/O ช่วยให้คอร์ของอุปกรณ์ทำงานที่ 3.3 V ในขณะที่พิน I/O เข้ากันได้กับระดับลอจิก 5.0-V, 3.3-V และ 2.5-V

จำนวนพินตั้งแต่ 44 ถึง 256 ในแพ็กสี่เหลี่ยมแบบบาง (TQFP), แพ็คพลาสติกสี่เหลี่ยมแบน (PQFP), อาร์เรย์แบบบอลกริด (BGA), FineLine BGATM ที่ประหยัดพื้นที่ และแพ็คเกจตัวพาชิป J-lead แบบพลาสติก (PLCC) .รองรับ hot-socketing ในอุปกรณ์ MAX 7000AE

โครงสร้างการกำหนดเส้นทางต่อเนื่องของอาร์เรย์การเชื่อมต่อระหว่างกันที่ตั้งโปรแกรมได้ (PIA) เพื่อประสิทธิภาพที่รวดเร็วและคาดการณ์ได้

เข้ากันได้กับ PCI

สถาปัตยกรรมที่เป็นมิตรกับบัส รวมถึงการควบคุมอัตราสโลว์ที่ตั้งโปรแกรมได้

ตัวเลือกเอาท์พุทท่อระบายน้ำแบบเปิด

Macrocell ที่ตั้งโปรแกรมได้จะลงทะเบียนด้วยตัวควบคุมที่ชัดเจน ตั้งค่าล่วงหน้า นาฬิกาและนาฬิกา

สถานะการเปิดเครื่องที่ตั้งโปรแกรมได้สำหรับการลงทะเบียน macrocell ในอุปกรณ์ MAX 7000AE

โหมดประหยัดพลังงานที่ตั้งโปรแกรมได้สำหรับการลดพลังงาน 50% หรือมากกว่าในแต่ละ macrocell

การกระจายเงื่อนไขผลิตภัณฑ์ตัวขยายที่กำหนดค่าได้ อนุญาตให้มีข้อกำหนดผลิตภัณฑ์สูงสุด 32 รายการต่อ macrocell

บิตการรักษาความปลอดภัยที่ตั้งโปรแกรมได้สำหรับการปกป้องการออกแบบที่เป็นกรรมสิทธิ์

6 ถึง 10 เอาต์พุตแบบพินหรือแบบลอจิกเปิดใช้งานสัญญาณ

สัญญาณนาฬิกาทั่วโลกสองสัญญาณพร้อมตัวเลือกผกผัน

ปรับปรุงทรัพยากรการเชื่อมต่อระหว่างกันสำหรับการกำหนดเส้นทางที่ดีขึ้น

เวลาตั้งค่าอินพุตที่รวดเร็วโดยพาธเฉพาะจากพิน I/O ไปยัง macrocell registers

การควบคุมอัตราการฆ่าเอาต์พุตที่ตั้งโปรแกรมได้

หมุดกราวด์ที่ตั้งโปรแกรมได้

รองรับการออกแบบซอฟต์แวร์และ place-and-route อัตโนมัติโดยระบบการพัฒนาของ Altera สำหรับพีซีที่ใช้ Windows และ Sun SPARCstation และเวิร์กสเตชัน HP 9000 Series 700/800 รองรับการออกแบบเพิ่มเติมและการจำลองโดยไฟล์ netlist ของ EDIF 2 0 0 และ 3 0 0 , ไลบรารีของโมดูลแบบกำหนดพารามิเตอร์ (LPM), Verilog HDL, VHDL และอินเทอร์เฟซอื่นๆ ไปยังเครื่องมือ EDA ยอดนิยมจากผู้ผลิต เช่น Cadence, Exemplar Logic, Mentor Graphics, OrCAD, Synopsys, Synplicity และ VeriBest Programming รองรับหน่วยการเขียนโปรแกรมหลักของ Altera (MPU) ), สายเคเบิลสื่อสาร MasterBlasterTM serial/universal serial bus (USB), สายเคเบิลดาวน์โหลดพอร์ตขนาน ByteBlasterMVTM และสายเคเบิลดาวน์โหลดซีเรียล BitBlasterTM รวมถึงฮาร์ดแวร์การเขียนโปรแกรมจากผู้ผลิตรายอื่นและไฟล์ JamTM STAPL (.jam), Jam Byte-Code ไฟล์ (.jbc) หรือไฟล์รูปแบบ Serial Vector- (.svf) ที่มีความสามารถทดสอบในวงจร

MAX7000A ข้อมูลการสั่งซื้อ:

EPM7032AE

EPM7064AE

EPM7128AE

EPM7256AE

EPM7512AE