EPM7064AETC44-10N ALTERA CPLD 64MC 10NS 44TQFP วงจรรวม IC MAX 7000A อุปกรณ์ลอจิกที่ตั้งโปรแกรมได้

EPM7064AETC44-10N ALTERA CPLD 64MC 10NS 44TQFP วงจรรวม IC

MAX 7000A อุปกรณ์ลอจิกที่ตั้งโปรแกรมได้

ส่วนที่เกี่ยวข้อง # EPM7032AE EPM7064AE EPM7128AE EPM7256AE EPM7512AE CPLD INTEL IC

สถาปัตยกรรม MAX 7000A ประกอบด้วยองค์ประกอบต่อไปนี้:

■ บล็อกอาร์เรย์ลอจิก (LAB) ■ Macrocells ■ เงื่อนไขผลิตภัณฑ์ Expander (แชร์ได้และขนาน)

■ อาร์เรย์การเชื่อมต่อระหว่างกันที่ตั้งโปรแกรมได้

■ บล็อกควบคุม I/O สถาปัตยกรรม MAX 7000A ประกอบด้วยอินพุตเฉพาะสี่ช่องที่สามารถใช้เป็นอินพุตเอนกประสงค์ได้

หรือเป็นสัญญาณควบคุมทั่วโลกความเร็วสูง (สัญญาณนาฬิกา ชัดเจน และสัญญาณเอาท์พุตสองสัญญาณ) สำหรับมาโครเซลล์และพิน I/O แต่ละตัว

คุณสมบัติ:

■ อุปกรณ์ลอจิกแบบตั้งโปรแกรมได้ (PLD) แบบตั้งโปรแกรมได้ 3.3-V EEPROM ประสิทธิภาพสูงที่สร้างขึ้นบนสถาปัตยกรรม Multiple Array MatriX (MAX®) รุ่นที่สอง (ดูตารางที่ 1)

■ 3.3-V in-system programmability (ISP) ผ่าน IEEE Std.1149.1 อินเทอร์เฟซ Joint Test Action Group (JTAG) ที่มีความสามารถในการล็อกด้วยพินขั้นสูง – วงจรความสามารถในการตั้งโปรแกรมของอุปกรณ์ในระบบ (ISP) สูงสุด 7000AE ที่สอดคล้องกับ IEEE Std.1532 – วงจร ISP ของอุปกรณ์ EPM7128A และ EPM7256A ที่เข้ากันได้กับ IEEE Std.1532

■ วงจรทดสอบการสแกนขอบเขต (BST) ในตัวที่สอดคล้องกับมาตรฐาน IEEE Std.1149.1

■ รองรับการทดสอบ JEDEC Jam Standard และภาษาการเขียนโปรแกรม (STAPL) JESD-71

■ ฟีเจอร์ ISP ที่ปรับปรุงแล้ว – อัลกอริทึม ISP ที่ปรับปรุงแล้วสำหรับการเขียนโปรแกรมที่เร็วขึ้น (ไม่รวมอุปกรณ์ EPM7128A และ EPM7256A) – บิต ISP_Done เพื่อให้แน่ใจว่าการเขียนโปรแกรมสมบูรณ์ (ยกเว้นอุปกรณ์ EPM7128A และ EPM7256A) – ตัวต้านทานแบบดึงขึ้นบนพิน I/O ระหว่างการเขียนโปรแกรมในระบบ

■ เข้ากันได้กับอุปกรณ์ 5.0-V MAX 7000S ยอดนิยม ■ PLD ความหนาแน่นสูงตั้งแต่ 600 ถึง 10,000 ประตูที่ใช้งานได้

■ ช่วงอุณหภูมิขยาย

ลอจิกแบบพินต่อพิน 4.5-ns ล่าช้าด้วยความถี่ตัวนับสูงถึง 227.3 MHz

■ อินเทอร์เฟซ MultiVoltTM I/O ช่วยให้คอร์อุปกรณ์ทำงานที่ 3.3 V ในขณะที่พิน I/O เข้ากันได้กับระดับลอจิก 5.0-V, 3.3-V และ 2.5-V

■ การนับพินตั้งแต่ 44 ถึง 256 ในแพ็กสี่เหลี่ยมแบบบาง (TQFP), แพ็คพลาสติกสี่เหลี่ยมแบน (PQFP), อาร์เรย์แบบกริด (BGA), FineLine BGATM ที่ประหยัดพื้นที่ และตัวพาชิป J-lead พลาสติก (PLCC) แพ็คเกจ

■ รองรับ hot-socketing ในอุปกรณ์ MAX 7000AE

■ โครงสร้างการกำหนดเส้นทางต่อเนื่องของอาร์เรย์การเชื่อมต่อระหว่างกันที่ตั้งโปรแกรมได้ (PIA) เพื่อประสิทธิภาพที่คาดการณ์ได้รวดเร็ว ■ เข้ากันได้กับ PCI ■ สถาปัตยกรรมที่เป็นมิตรกับบัส รวมถึงการควบคุมอัตรา slew ที่ตั้งโปรแกรมได้ ■ ตัวเลือกเอาต์พุตแบบเปิดโล่ง

■ macrocell ที่ตั้งโปรแกรมได้จะลงทะเบียนด้วยตัวควบคุมที่ชัดเจน ตั้งค่าล่วงหน้า นาฬิกา และนาฬิกา

■ สถานะการเปิดเครื่องที่ตั้งโปรแกรมได้สำหรับการลงทะเบียน macrocell ในอุปกรณ์ MAX 7000AE ■ โหมดประหยัดพลังงานที่ตั้งโปรแกรมได้สำหรับการลดพลังงาน 50% หรือมากกว่าในแต่ละ macrocell ■ การกระจายข้อกำหนดของผลิตภัณฑ์ตัวขยายที่กำหนดค่าได้ อนุญาตให้ใช้เงื่อนไขผลิตภัณฑ์สูงสุด 32 รายการต่อ macrocell ■ บิตความปลอดภัยที่ตั้งโปรแกรมได้สำหรับ การป้องกันการออกแบบที่เป็นเอกสิทธิ์ ■ เอาต์พุตที่ขับเคลื่อนด้วยพินหรือลอจิก 6 ถึง 10 ตัวเปิดใช้งานสัญญาณ ■ สัญญาณนาฬิกาทั่วโลกสองสัญญาณพร้อมตัวเลือกผกผัน ■ ทรัพยากรที่เชื่อมต่อระหว่างกันที่ได้รับการปรับปรุงเพื่อความสามารถในการกำหนดเส้นทางที่ดีขึ้น ■ เวลาการตั้งค่าอินพุตที่รวดเร็วโดยพาธเฉพาะจากพิน I/O ไปยังรีจิสเตอร์มาโครเซลล์ ■ การควบคุมอัตราการฆ่าเอาท์พุตที่ตั้งโปรแกรมได้ ■ หมุดกราวด์ที่ตั้งโปรแกรมได้

การสนับสนุนการออกแบบซอฟต์แวร์และการวางตำแหน่งและเส้นทางอัตโนมัติโดยระบบการพัฒนาของ Altera สำหรับพีซีที่ใช้ Windows และ Sun SPARCstation และเวิร์กสเตชัน HP 9000 Series 700/800 ■ รายการการออกแบบเพิ่มเติมและการสนับสนุนการจำลองโดย EDIF 2 0 0 และ 3 0 0 netlist ไฟล์, ไลบรารีของโมดูลแบบกำหนดพารามิเตอร์ (LPM), Verilog HDL, VHDL และอินเทอร์เฟซอื่นๆ ไปยังเครื่องมือ EDA ยอดนิยมจากผู้ผลิต เช่น Cadence, Exemplar Logic, Mentor Graphics, OrCAD, Synopsys, Synplicity และ VeriBest ■ การเขียนโปรแกรมสนับสนุนด้วย Altera's Master Programming Unit (MPU), สายเคเบิลสื่อสาร MasterBlasterTM serial/universal serial bus (USB), สายเคเบิลดาวน์โหลดพอร์ตขนาน ByteBlasterMVTM และสายเคเบิลดาวน์โหลดซีเรียล BitBlasterTM รวมถึงฮาร์ดแวร์การเขียนโปรแกรมจากผู้ผลิตรายอื่นและไฟล์ JamTM STAPL (.jam), Jam Byte -Code File (.jbc) หรือ Serial Vector Format File- (.svf) ที่มีความสามารถทดสอบในวงจร

เอกสารข้อมูลอุปกรณ์ลอจิกที่ตั้งโปรแกรมได้ MAX 7000A:

การเขียนโปรแกรมในระบบ

สามารถตั้งโปรแกรมอุปกรณ์ MAX 7000A ในระบบผ่านทาง IEEE Std. 4 พินที่เป็นมาตรฐานอุตสาหกรรม1149.1 (JTAG) อินเทอร์เฟซISP เสนอการทำซ้ำที่รวดเร็วและมีประสิทธิภาพในระหว่างการพัฒนาการออกแบบและรอบการดีบักสถาปัตยกรรม MAX 7000A ภายในสร้างแรงดันไฟฟ้าในการเขียนโปรแกรมสูงที่จำเป็นสำหรับการตั้งโปรแกรมเซลล์ EEPROM ทำให้สามารถเขียนโปรแกรมในระบบด้วยแหล่งจ่ายไฟ 3.3-V เพียงตัวเดียวในระหว่างการตั้งโปรแกรมในระบบ พิน I/O จะถูกระบุสามสถานะและดึงขึ้นอย่างอ่อนเพื่อขจัดข้อขัดแย้งของบอร์ดค่าการดึงขึ้นในนามคือ 50 kΩอุปกรณ์ MAX 7000AE มีอัลกอริธึม ISP ที่ได้รับการปรับปรุงเพื่อการตั้งโปรแกรมที่รวดเร็วขึ้นอุปกรณ์เหล่านี้ยังมีบิต ISP_Done ที่ให้การทำงานที่ปลอดภัยเมื่อการเขียนโปรแกรมในระบบถูกขัดจังหวะบิต ISP_Done นี้ ซึ่งเป็นบิตสุดท้ายที่ตั้งโปรแกรมไว้ จะป้องกันพิน I/O ทั้งหมดไม่ให้ทำงานจนกว่าจะตั้งโปรแกรมบิตคุณลักษณะนี้มีเฉพาะในอุปกรณ์ EPM7032AE, EPM7064AE, EPM7128AE, EPM7256AE และ EPM7512AEISP ทำให้ขั้นตอนการผลิตง่ายขึ้นโดยอนุญาตให้ติดตั้งอุปกรณ์บน PCB ด้วยอุปกรณ์หยิบและวางมาตรฐานก่อนที่จะตั้งโปรแกรมอุปกรณ์ MAX 7000A สามารถตั้งโปรแกรมได้โดยการดาวน์โหลดข้อมูลผ่านเครื่องทดสอบในวงจร โปรเซสเซอร์แบบฝังตัว สายเคเบิลสื่อสารแบบซีเรียล/USB Altera MasterBlaster สายเคเบิลดาวน์โหลดพอร์ตขนาน ByteBlasterMV และสายเคเบิลดาวน์โหลดซีเรียล BitBlasterการตั้งโปรแกรมอุปกรณ์หลังจากวางบนบอร์ดจะช่วยลดความเสียหายของตะกั่วในแพ็คเกจที่มีจำนวนพินสูง (เช่น แพ็คเกจ QFP) เนื่องจากการจัดการอุปกรณ์สามารถตั้งโปรแกรมอุปกรณ์ MAX 7000A ใหม่ได้หลังจากที่ระบบได้จัดส่งไปยังสนามแล้วตัวอย่างเช่น การอัพเกรดผลิตภัณฑ์สามารถทำได้ในภาคสนามผ่านซอฟต์แวร์หรือโมเด็มการเขียนโปรแกรมในระบบสามารถทำได้โดยใช้อัลกอริธึมแบบปรับได้หรือแบบคงที่อัลกอริธึมที่ปรับเปลี่ยนได้จะอ่านข้อมูลจากหน่วยและปรับขั้นตอนการเขียนโปรแกรมที่ตามมาเพื่อให้ได้เวลาการเขียนโปรแกรมที่เร็วที่สุดสำหรับหน่วยนั้นอัลกอริธึมคงที่ใช้ลำดับการเขียนโปรแกรมที่กำหนดไว้ล่วงหน้า (ไม่ปรับเปลี่ยน) ซึ่งไม่ได้ใช้ประโยชน์จากการปรับปรุงเวลาในการเขียนโปรแกรมอัลกอริธึมแบบปรับตัวผู้ทดสอบในวงจรบางคนไม่สามารถตั้งโปรแกรมโดยใช้อัลกอริธึมแบบปรับตัวได้ดังนั้นต้องใช้อัลกอริธึมคงที่อุปกรณ์ MAX 7000AE สามารถตั้งโปรแกรมด้วยอัลกอริธึมแบบปรับได้หรือแบบคงที่ (ไม่ปรับ)อุปกรณ์ EPM7128A และ EPM7256A สามารถตั้งโปรแกรมด้วยอัลกอริธึมแบบปรับได้เท่านั้นผู้ใช้ที่เขียนโปรแกรมอุปกรณ์ทั้งสองนี้บนแพลตฟอร์มที่ไม่สามารถใช้อัลกอริธึมแบบปรับตัวได้ควรใช้อุปกรณ์ EPM7128AE และ EPM7256AEJam Standard Test and Programming Language (STAPL) มาตรฐาน JEDEC JESD 71 สามารถใช้ตั้งโปรแกรมอุปกรณ์ MAX 7000A ที่มีเครื่องทดสอบวงจร พีซี หรือตัวประมวลผลแบบฝังตัว

โปรแกรมความเร็ว/การควบคุมพลังงาน

อุปกรณ์ MAX 7000A มีโหมดประหยัดพลังงานที่รองรับการทำงานที่ใช้พลังงานต่ำผ่านเส้นทางสัญญาณที่ผู้ใช้กำหนดเองหรือทั้งอุปกรณ์คุณลักษณะนี้ช่วยให้การกระจายพลังงานโดยรวมลดลง 50% หรือมากกว่า เนื่องจากแอปพลิเคชันลอจิกส่วนใหญ่ต้องการเพียงเศษเสี้ยวของเกตทั้งหมดในการทำงานที่ความถี่สูงสุดนักออกแบบสามารถตั้งโปรแกรมมาโครเซลล์แต่ละตัวในอุปกรณ์ MAX 7000A สำหรับความเร็วสูง (เช่น เมื่อเปิดตัวเลือก Turbo BitTM) หรือการทำงานที่ใช้พลังงานต่ำ (เช่น โดยปิดตัวเลือก Turbo Bit)ด้วยเหตุนี้ เส้นทางที่สำคัญด้านความเร็วในการออกแบบจึงสามารถวิ่งด้วยความเร็วสูง ในขณะที่เส้นทางที่เหลือสามารถทำงานได้โดยใช้พลังงานที่ลดลงMacrocells ที่ทำงานโดยใช้พลังงานต่ำจะมีตัวเพิ่มการหน่วงเวลาที่กำหนด (tLPA) สำหรับพารามิเตอร์ tLAD, tLAC, tIC, tEN, tSEXP, tACL และ tCPPW

การจำแนกประเภทสิ่งแวดล้อมและการส่งออก

ข้อมูลจำเพาะ: